Với sự xuất hiện của công nghệ đóng gói 3D, thuật ngữ "hơn cả Moore" đã xuất hiện để phản ánh rằng tốc độ tăng trưởng của mật độ mạch diện tích vượt quá tốc độ mở rộng IC truyền thống liên quan đến Định luật Moore. Tại hội nghị tự động hóa thiết kế được tổ chức tại Las Vegas năm nay, nhiều cuộc triển lãm từ các nhà cung cấp đã giới thiệu các công nghệ đóng gói độc đáo. Tuy nhiên, công nghệ đóng gói tiên tiến cũng đòi hỏi các quy trình phương pháp tương ứng, bao gồm tất cả các khía cạnh của thiết kế, triển khai và phân tích (sưởi ấm bằng điện). Tôi đã có cơ hội thảo luận với John Park, Giám đốc Quản lý sản phẩm Giải pháp đóng gói mạch tích hợp và Nền tảng chéo tại Cadence, về các yêu cầu quy trình cho các giải pháp đóng gói này.
Phân loại: SoC, SiP và Chiplet
Công nghệ Multi Chip Module (MCM) đã tồn tại trong nhiều thập kỷ và đã được ứng dụng trong các ứng dụng điện toán hiệu suất cao, truyền thông và hàng không vũ trụ rất cụ thể. Các nguồn lực kỹ thuật để phát triển các triển khai vật lý là đáng kể và khoản đầu tư vào phân tích điện của các hệ thống đóng gói chip cũng đáng kể
Ông cũng cho biết, "Có hai xu hướng theo sau. Công nghệ silicon Định luật Moore mở rộng đã giới thiệu kiến trúc Hệ thống trên Chip (SoC), tích hợp IP từ nhiều nguồn. Đồng thời, số lượng I/O tín hiệu và nguồn của các mô-đun này cũng tăng lên. Việc giới thiệu công nghệ đóng gói 2.5D, sử dụng các kết nối trên bộ nội suy (hoặc chất nền), cho phép các mô-đun đếm chân cao này được tích hợp vào một Gói cấp hệ thống (SiP) hoàn chỉnh, tăng cơ hội cho SiP". Công nghệ đóng gói 3D sử dụng khuôn xếp chồng theo chiều dọc chỉ mới được ra mắt gần đây, đặt ra các yêu cầu đặc biệt đối với quy trình EDA, từ khả năng tiếp cận chân thử nghiệm hạn chế đến các yêu cầu mô hình nhiệt khác nhau